El módulo generador de señales AD-9850

EL MÓDULO GENERADOR DE SEÑALES AD-9850



En la siguiente imagen se identifican sus elementos principales:

1 Jumper de configuración del modo de transferencia de datos:
conectado = serie
desconectado = paralelo
2 Ajuste del ciclo (duty cycle)
El resistor variable genera el voltaje de referencia de entrada para el comparador
3 Deshabilitación de la onda cuadrada:
conectado = deshabilitada
desconectado = habilitada
4
VinP Entrada del comparador (el pin más cercano al resistor ajustable)
VinN Voltaje del comparador
GND No utilizada
OUT Salida de la onda senoidal 1
GND No utilizada
VQ_N Salida de la onda cuadrada 2 (complementaria de VQ_P)
VQ_P Salida de la onda cuadrada 1 (el pin más cercano al cristal)
5 LED indicador de encendido
6 Salida de la onda cuadrada 2
7 Cristal activo de 125 MHz
8 AD9850
9 Selector de la fuente de corriente (permite controlar la amplitud de la onda mediante el pin I-R)
10
CONEXIÓN EN PARALELO
CONEXIÓN EN SERIE
GND Conexión a tierra del circuito D6 Datos para la conexión en paralelo
DATA Datos para la conexión en serie o paralelo (D7 - MSB) D5 Datos para la conexión en paralelo
WCLK Reloj para la carga de una palabra de datos D4 Datos para la conexión en paralelo
FQUP Frecuencia de actualización D3 Datos para la conexión en paralelo
REST Reset D2 Datos para la conexión en paralelo
VCC Tensión de alimentación (3.3V o 5V) D1 Datos para la conexión en paralelo
I-R Potencial para el ajuste de la amplitud de la onda de salida. Se activa/desactiva mediante el jumper indicado como (9) en la figura D0 Datos para la conexión en paralelo (LSB)



La programación de este módulo se realiza a través del envío de palabras a un registro de 40 bits (32 bits para el control de las frecuencias y 5 bits para el control de la fase), ya sea en modo serie o en modo paralelo.

En el modo paralelo, se envían 5 bloques de 8 bits.
Las señales WCLK y FQUP son utilizadas para direccionar y cargar los registros.
El flanco creciente de FQUP carga palabras de hasta 40 bits de en el dispositivo y reinicia el puntero de direccionamiento al primer registro. Los siguientes flancos crecientes de WCLK cargan los datos de 8 bits en palabras [7:0] y mueven el puntero al próximo registro. Luego de 5 cargas, los flancos crecientes de WCLK son ignorados hasta detectarse un flanco creciente de REST o de FQUP, que vuelven a llevar el puntero de direccionamiento al primer registro.

En el modo serie, los flancos crecientes de WCLK desplazan el bit de datos del pin DATA hacia los 40 bits de información de programación. Luego de desplazados los 40 bits, se requiere de un pulso de FQUP para actualizar la frecuencia de salida (o la fase).